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Virtex-6 FPGA Data Sheet: DC and Switching Characteristics
Table 21: GTX Transceiver Reference Clock Switching Characteristics
Symbol
Description
Conditions
Min
All Speed Grades
Typ Max
Units
F GCLK
Reference clock frequency range
62.5
–
650
MHz
T RCLK
T FCLK
T DCREF
T LOCK
T PHASE
Reference clock rise time
Reference clock fall time
Reference clock duty cycle
Clock recovery frequency acquisition
time
Clock recovery phase acquisition time
20% – 80%
80% – 20%
Transceiver PLL only
Initial PLL lock
Lock to data after PLL has locked
to the reference clock
–
–
45
–
–
200
200
50
–
–
–
–
55
1
200
ps
ps
%
ms
μs
X-Ref Target - Figure 3
T RCLK
8 0 %
20 %
T FCLK
d s 152_05_042109
Figure 3: Reference Clock Timing Parameters
Table 22: GTX Transceiver User Clock Switching Characteristics (1)
Symbol
Description
Conditions
-3
Speed Grade
-2 -1
-1L
Units
F TXOUT
F RXREC
T RX
T RX2
T TX
T TX2
TXOUTCLK maximum frequency
RXRECCLK maximum frequency
RXUSRCLK maximum frequency
RXUSRCLK2 maximum frequency
TXUSRCLK maximum frequency
TXUSRCLK2 maximum frequency
Internal 20-bit data path
Internal 16-bit data path
Internal 20-bit data path
Internal 16-bit data path
1 byte interface
2 byte interface
4 byte interface
1 byte interface
2 byte interface
4 byte interface
330
412.5
330
412.5
412.5 (2)
376
406.25
206.25
412.5 (3)
376
406.25
206.25
330
412.5
330
412.5
412.5 (2)
376
406.25
206.25
412.5 (3)
376
406.25
206.25
250
312.5
250
312.5
312.5
312.5
312.5
156.25
312.5
312.5
312.5
156.25
250
250
250
250
250
250
250
125
250
250
250
125
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
Notes:
1.
2.
3.
Clocking must be implemented as described in UG366 : Virtex-6 FPGA GTX Transceivers User Guide .
406.25 MHz when the RX elastic buffer is bypassed.
406.25 MHz when the TX buffer is bypassed.
DS152 (v3.6) March 18, 2014
Product Specification
www.xilinx.com
14
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